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东月之神

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多个电路的基本模型结构  

2010-08-30 21:14:52|  分类: FPGA |  标签: |举报 |字号 订阅

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(1)分频器,能够输出一个2分频和4分频的信号,令该分频器的时钟信号为clk,输出信号为q2,q4.

(2)二输入异或门电路,令该而输入异或门电路的输入信号为a1,a2,输出信号为y。

(3)二选一数据选择器,令该二选一数据选择器的输入信号为b1,b2,选择信号为sel,输出为f。

 

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_SIGNED.ALL;

ENTITY vhe IS
PORT (clk                  : IN STD_LOGIC;
            q2, q4            : OUT STD_LOGIC;
            a1, a2            : IN STD_LOGIC;
             y                    : OUT STD_LOGIC;
             b1, b2, sel     : IN STD_LOGIC; 
             f                    : OUT STD_LOGIC);
END vhe;

ARCHITECTURE cjn OF vhe IS
SIGNAL tout : STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
        p1 :
              PROCESS(a1, a2)
              VARIABLE com : STD_LOGIC_VECTOR(1 DOWNTO 0);
              BEGIN
                        com := a1 & a2;
                       CASE com IS
                       WHEN "00" => y <= '0';
                       WHEN "01" => y <= '1';
                       WHEN "10" => y <= '1';
                       WHEN "11" => y <= '0';
                       WHEN OTHERS => y <= 'X';
                       END CASE;
              END PROCESS P1;
        p2 :
            PROCESS(clk)
            BEGIN
                     IF(clk'EVENT AND clk = '1') THEN
                              IF tout = "1111" THEN
                                      tout <= (OTHERS => '0');
                              ELSE
                                      tout <= tout + 1;
                              END IF;
                      END IF;
             q2 <= tout(0);
             q4 <= tout(1);
             END PROCESS p2;
      p3 :
            PROCESS (b1, b2, sel)
            BEGIN
                      IF(sel = '1') THEN
                             f <= b1;
                     ELSE
                             f <= b2;
                     END IF;
            END PROCESS p3;

END cjn;

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