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东月之神

在单纯的观念里面,生命就容易变得比较深刻!

 
 
 

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关于我

别驻足,梦想要不停追逐,别认输,熬过黑暗才有日出,要记住,成功就在下一步,路很苦,汗水是最美的书!

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VHDL基本框架  

2010-08-30 20:38:56|  分类: FPGA |  标签: |举报 |字号 订阅

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LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;

ENTITY vhe IS
PORT (a1 , a2: IN STD_LOGIC;
            y : OUT STD_LOGIC);
END vhe;

ARCHITECTURE cjn OF vhe IS
SIGNAL tmp :STD_LOGIC;
BEGIN
PROCESS(a1, a2, tmp)
                 BEGIN
                 tmp <= a1 XOR a2;

END PROCESS;
y <= tmp;
END cjn;

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